VHDL pour FPGA Design
3 jours

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Présentation

"VHDL pour FPGA Design" est un cours de 3 jours traitant de l'utilisation du langage VHDL pour mener à bien les projets de conception digitale FPGA et d'ASIC. Ce cours couvre la formation de base du langage VHDL, le codage pour la synthèse RTL, l'utilisation des ressources architecturales du composant cible, l'écriture des bancs de test, l'utilisation des outils VHDL et le flot de conception VHDL. Les participants acquièrent une infrastructure de projet qui comprend un ensemble de scripts, des exemples de circuits et modules et des fichiers de contraintes utilisables, pouvant être étendus et adaptés à leurs propres projets.

Ce cours orienté sur le flot VHDL pour l'utilisation des FPGA, constitue une excellente base pour les applications plus avancées de VHDL nécessaires pour les concepteurs d'ASIC et de FPGA.

Doulos étant une société indépendante, les participants peuvent utiliser les outils de conception de leur choix durant les applications pratiques qui occupent 50% du temps de la formation. Ces applications sont présentées sous forme d'exercices soigneusement préparés, afin de faciliter l'acquisition des connaissances.

Objectifs pédagogiques

• Maîtrise de la conception VHDL pour les composants FPGA et ASIC.
• Formation pour la réalisation d'un premier projet VHDL.
• Consolidation et approfondissement de la connaissance du langage VHDL.

Contenu de la formation

VHDL pour FPGA
• Syntaxe et sémantique du langage VHDL pour la conception de FPGA et ASIC.
• Comment adopter un style d'écriture efficace et sûr pour les outils de synthèses actuels.
• Comment tirer parti, depuis le langage VHDL, des spécificités des composants FPGAet ASIC.
• Comment écrire des bancs de test VHDL simples.
• Le flot de conception VHDL avec les outils de simulation, de synthèse et de placement routage.
• Comment écrire du code VHDL de qualité reflétant les meilleurs standards de l'industrie.

Connaissances requises

Les participants doivent avoir suivi la formation Essential Digital Design Techniques (ou équivalent), ou avoir de bonnes connaissances en informatique et en électronique digitale. Aucune connaissance préalable du langage est demandée.

Support de cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus facile d'utilisation. leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation HDL. Ils sont souvent utilisés comme référence après avoir suivi les cours de formation; Sont compris dans la formation :

• Les notes de cours indexées constituant un manuel de référence complet.
• Le cahier d'applications rempli d'exemples et d'applications pratiques pour vous aider à mettre en oeuvre vos connaissances.
• Le "Doulos Golden Reference Guide", aide-mémoire VHDL complet et pratique (syntaxe, sémantique et astuces)
• Les "Tool Tour Guides", pour mettre en oeuvre rapidement les outils de votre choix.
• Le guide de conception pour les principales technologies ASIC et FPGA

Structure et contenu

Introduction

The scope and application of VHDL • Design and tool flow • FPGAs • The VHDL world

Getting Started

The basic VHDL language constructs • VHDL source files and libraries • The compilation procedure • Synchronous design and timing constraints

FPGA Design Flow (Practical exercises using a hardware board)

Simulation • Synthesis • Place-and-Route • Device programming

Design Entities

Entities and Architectures • Std_logic • Signals and Ports • Concurrent assignments • Instantiation and Port Maps • The Context Clause

Processes

The Process statement • Sensitivity list versus Wait • Signal assignments and delta delays • Register transfers • Default assignment • Simple Testbenches

Synthesising Combinational Logic

If statements • Conditional signal assignments and Equivalent process • Transparent latches • Case statements • Synthesis of combinational logic

Types

VHDL types • Standard packages • Integer subtypes • Std_logic and std_logic_vector • Slices and concatenation • Integer and vector values

Synthesis of Arithmetic

Arithmetic operator overloading • Arithmetic packages • Mixing integers and vectors • Resizing vectors • Resource sharing

Synthesising Sequential Logic

RISING_EDGE • Asynchronous set or reset • Synchronous inputs and clock enables • Synthesisable process templates • Implying registers

FSM Synthesis

Enumeration types • VHDL coding styles for FSMs • State encoding • Unreachable states and input hazards

Memories

Array types • Modelling memories • IP Generators • Instantiating generated components • Implementing ROMs

Basic TEXTIO

TEXTIO • READ and WRITE • Using TEXTIO for testbench stimulus and outputs • STD_LOGIC_TEXTIO

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